¿Cuáles son los mejores temas front-end para la investigación en VLSI?

A2A, no estoy seguro de si la persona que hace la pregunta está buscando un proyecto de nivel de pregrado o una investigación de nivel de doctorado.

Definiría mejor como algo que tiene un alto alcance para la innovación o el trasplante de técnicas de otros dominios.

Dado que esta es una pregunta en la interfaz, no hablaré sobre tecnología e IP en las que la mayoría de las compañías están invirtiendo dinero, como 5G, centro de datos, etc.

La investigación frontend se reduce a lenguaje, herramientas y metodología.

El trabajo de la interfaz se divide principalmente entre RTL y Verificación, tal vez con algunos modelos de sistemas para proyectos grandes con múltiples partes interesadas.

Dado que la cantidad de recursos de ingeniería dedicados a la verificación supera 4: 1 a los recursos dedicados al diseño, el esfuerzo de investigación actual está en el lado de la verificación, ya sea en la metodología de diseño de lenguaje (verilog del sistema) (vmm, ovm, uvm) o herramientas.

En el lado del diseño, mientras que el lenguaje que hablan los diseñadores ha cambiado de transistores a puertas ubicables a lógica básica al estado actual donde la discusión es en términos de FIFO, cajas de cambios, autobuses interconectados, NoC, Dominios de reloj, etc., el idioma para implementarlos todavía es El lenguaje de los 80 que se ocupa de cables, registros, etc.

Entonces, un aspecto de la investigación que nadie está viendo son las herramientas y los lenguajes de ESL, lo que básicamente significa elevar la abstracción al nivel de componentes y conceptos. Que yo sepa, solo Bluespec se acerca a la captura de información de diseño en un nivel superior. La mayoría de las otras herramientas de ESL intentan adaptar el diseño de hardware en lenguajes que no fueron diseñados para este propósito (c / matlab / ruby, etc.)

Ejemplo

Originalmente, los HDL fueron concebidos como idiomas para capturar la especificación de diseño. La simulación, síntesis, herramientas de P&R para HDL llegaron más tarde.

Hoy, cuando hablo con los clientes sobre los requisitos del sistema, estamos capturando los requisitos de diseño de manera ad-hoc, utilizando hojas de cálculo, documentos de texto, ppt, diagramas de visio, notas de requisitos de herramientas, etc. ¿Se puede definir un lenguaje de especificación formal para capturar requisitos, en ¿este nivel? ¿podemos generar código verilog sintetizable a partir de este lenguaje de especificación? ¿Podemos definir el andamio para la verificación de esta fuente? podemos volcar las restricciones de síntesis de esto?

La respuesta es sí (hice unos POC internos hace unos años) cómo puede ser su proyecto 🙂

Diseño y verificación de RTL

Programando con UVM

VVM, Tecnologías OVM para diseño de chips